GB／T 37979-2019标准规范下载简介
GB／T 37979-2019 可编程逻辑器件软件VHDL编程安全要求GB/T379792019
6.8.2case语句的分支不应使用变量或者变量表
GB/T 379792019
5.8.4组合逻辑中if语句应包含else分支
T／CIS 17004-2020 直接质谱离子化装置.pdf组合逻辑中.if语句如缺少clse分支会产生锁
组合逻辑中，if语句如缺少else分支会产生锁有
GB/T379792019
5.8.5不宜在进程中出现空语句
6.8.5不宜在进程中出现空语句
5.8.6多级ifelse语句应重视优先级顺序对性能的影响。
5.8.6多级ifelse语句应重视优先级顺序对性能的影响
级if优先级最高，路径延时也最短。如果存在关键路径的信号，宜结合功能实现将其放在靠
第一级if优先级最高，路径延时也最短。如果存在关键路径的信号，宜结合功能 前的许语句内
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.1时钟信号不应再汇聚。 时钟信号再汇聚，即时钟信号经过不同路径后进行组合逻辑处理产生一个信号作为时钟信号，再 路径易导致时钟路径上发生时序冲突
5.9.1时钟信号不应再汇聚
5.9.2时钟信号不应连接到多路选择器的控
时钟信号不应连接到多路选择器的控制端
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5.9.3不宜使用组合逻辑产生的时钟。
9.4避免使用门控时钟
使用门控时钟易因毛刺引起误触发，产生逻辑错误
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5.9.5同一进程中应只使用一个时钟
5.9.6对跨时钟域信号应采取同步处理措
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6.9.7全局时钟宜使用全局时钟布线资源
5.9.8不宜使用行波时钟
行波时钟在行波链上各触发器时钟之间会产生较天的时钟偏移，降低系统的实际速度，并且有口 出最坏情况下的建立时间、保持时间，设计中不宜使用
用前级触发器的输出信号作为后级触发器的时钟信号
图2行波时钟使用电路示意图
9.9在设计中宜使用较少的时钟域，最好只使用一个时钟域。 多时钟域易引起亚稳态、时序分析困难等问题，在设计中宜减少时钟域，最好只使用一个时钟域 9.10时钟信号源不宜驱动不同时钟沿触发的寄存器， 设计中使用时钟信号的两个变化沿，不利于时序分析，不利于时序同步
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5.9.11避免在时钟路径上插入反相器或缓冲器
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5.10复位及初始化类
6.10.1不应将寄存器的输出反馈到异步复位（置位）端。
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5.10.4寄存器复位端口不应悬空
6.10.4寄存器复位端口不应悬空
.10.5应使用复位/置位操作对寄存器进行初始化， 声明初始化方式对某些器件型号，综合工具是无法综合的。对寄存器的初始化不宜采用声明初始 比方式，应使用复位/置位操作初始化。如存在信号无法通过复位/置位操作初始化，且确认使用的器件 可以声明初始化时，可采用声明初始化方式
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0.6在同一时刻宜使用同一个复位域对所有模块进行复位， 在同一时刻内存在多个复位域可能混淆设计的初始状态，引起信号的冲突。 0.7宜将系统复位信号设置为全局网络。 将系统复位信号设置为全局时钟网络，可以保证复位信号延迟最小，使所有触发器同时进行全 立
5.10.8不宜用时钟信号做复位（置位）操作。
在同步电路中，不宜将时钟信号作为复位（置位）信号使用。 5.10.9同步复位时，外部复位信号宜使用两级级联寄存器同步。 同步复位时，为满足复位及复位释放时的时序要求，宜使用与目标寄存器同一时钟域相同时钟沿白 两级级联寄存器同步外部复位信号
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5.10.10同一个复位（置位）信号宜使用唯一的有效电平。 在设计中使用复位（置位）信号的两个有效电平，不能保证各模块同时复位（置位）
10同一个复位（置位）信号宜使用唯一的有效申
图3使用统一电平复位
5.10.11组合逻辑作为复位信号时应该被同步
图4使用不同电平复位
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中的无效状态应进行合理处理， 死锁，对于状态机中无效的状态应进行合理的处
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5.11.2应对状态机综合属性进行适当的设置，确保对无效状态的处理综合有效。
应对状态机综合属性进行适当的设置，确保状态机综合后包含对无效状态的处理，可通过在综合设 置中通过勾选安全模式或代码中增加综合属性约束等方式进行设置
5.11.3状态机应初始化为合法状态
5.11.4宜使用三段式状态机
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5.11.5宜使用枚举类型来声明状态机
.11.5宜使用枚举类型来声明状态机
5.11.6状态机中的状态数量及编码方式要
1.6状态机中的状态数量及编码方式要求： a）有限状态机中状态的数量过大会产生较复杂的组合逻辑电路，使时序路径上的传输延时增 状态机的数量一般应少于40：
.6状态机中的状态数量及缩码方式要求：
态机的数量一般应少于4
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b）二进制编码需要的寄存器较少，但对状态机译码时，需要比较多的组合逻辑，在面积重要时，宜 采用二进制编码； 独热编码需要较多的寄存器，但状态机之间需要的组合逻辑资源比较少，能够提高逻辑的速 度，在速度重要时，宜采用独热码编码； 格雷编码需要较少的寄存器，但形成的组合逻辑比较复杂，格雷码每个相邻的状态的切换只有 一个比特的信号跳变，速度较快，在组合逻辑资源较多，且状态跳转顺序确定时，宜采用格雷 编码。
5.12.1在用于综合的代码中应避免使用不可综合的代码
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顶层时序约束和模块时序约束应保持一致。这些时序约束一般包括：时钟约束、1/O延 路径约束、多周期路径约束、最大/最小延迟约束等。
5.12.3应避免使用buffer类型的端口
12.3应避免使用buffer类型的端口
在约束文件中对设计的每个时钟进行定义并添加周期约束。 约束文件中对设计的每个时钟进行定义，在对时钟进行定义的同时应设置其时钟周期
束文件中对设计的每个时钟进行定义并添加周
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5.13.1文件开头宜添加注释。 注释应使用英文书写JLZJ-Y-GL-001-2020 北京市普通公路日常养护预算定额（路基、路面、桥梁、泵站、运行保障）(试行)，注释内容包括研制单位、作者、创建日期、工程名、模块名、版本号、所属项目、 则试程序名、目标器件、软件工具及版本号、功能简介、模块结构、修改记录等
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5.13.2端口定义的输入输出信号宜添加注释说明，注释宜靠近信号定义
3.2端口定义的输人输出信号宜添加注释说明，注释宜靠近信号定义。 3.3内部信号、变量宜添加注释说明，注释宜靠近信号定义
5.14.4其他要求如下
Q／GDW 10639-2018 配电自动化终端检测技术规范GB/T379792019
［1］IEEEStd1076—2008IEEEVHDL语言标准参考手册（IEEEStandardVHDLLangu erenceManual)